本节介绍4种与先进封装相关的技术，其中2种（TSV和RDL）技术用于解决先进封装里的互连问题：TSV解决垂直互连问题，RDL解决平面互连问题。另外2种（IPD和Chiplet）技术用于解决先进封装里的元器件问题：IPD解决无源元器件问题，Chiplet解决有源元器件问题。

5.2.1　TSV技术

硅通孔（Through Silicon Via，TSV）技术是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通孔，实现芯片之间互连的最新技术，图5-4所示为硅通孔的示意图及实物照片。

与Wire Bonding的芯片堆叠技术不同，TSV技术能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片运行速度，降低功耗。因此，TSV技术曾被称为继Wire Bonding、TAB和Flip Chip之后的第4代封装技术。

1.TSV技术的特点

TSV与常规封装技术有一个明显的不同点，TSV技术可以集成到制造工艺的不同阶段。TSV技术主要有Via-first和Via-last两种方案。表5-4所列为Via-first与Via-last方案的比较。

在晶圆制造完成之前生成TSV通常被称作Via-first。此时，TSV的制作可以在Fab厂前端金属互连之前进行，实现Core-to-Core的连接。这种方案目前在微处理器等高性能器件领域应用较多，主要作为系统级芯片（System on a Chip，SoC）的替代方案。Via-first也可以在CMOS完成之后在晶圆厂进行TSV的制作，然后再完成后端的封装。而将TSV放在封装生产阶段，通常被称作Via-last，该方案的明显优势是可以不改变现有集成电路生产和设计流程。目前，部分厂商已开始在高端的Flash和DRAM领域采用Via-last方案，即在芯片的周边进行打孔，然后进行芯片或晶圆的堆叠。由表5-4可知，Via-first方案的设计需要在IC设计阶段进行，对关键尺寸（CD）控制的要求比Via-last制程更为严格。

通过TSV技术将多层平面型芯片进行堆叠互连，减小芯片面积，大大缩短整体互连线的长度，互连线长度的缩短能有效降低驱动信号所需的功耗。

TSV通常可分为3D TSV和2.5D TSV，下面分别介绍。

2.3D TSV的定义和特点

3D TSV指芯片本体上的TSV，并通过3D TSV将芯片进行电气互连，至少有一个裸芯片与另一个裸芯片叠放在一起，并且芯片本体上有TSV，通过TSV让上方的裸芯片与下方裸芯片以及基板进行电气互连和通信。3D TSV根据上下芯片的空间关系可以分为两类：堆叠中上/下芯片完全相同、堆叠中上/下芯片不相同。

上下完全相同的芯片可通过TSV直接进行电气互连，上下芯片不相同的则需要通过RDL重新布线使得上下芯片的凸点和焊盘对准。关于3D TSV的设计方法可参考本书第12章和第19章内容。

3D TSV技术可以将处于芯片外的存储器件集成在存储器芯片之上，在一定程度上消除芯片外存储器件总线速度慢且功耗高的缺点，并且可将他们替换成具有宽带宽、低延时传输性能的垂直互连结构。

通过3D TSV技术集成的产品通常称为3D IC，其关键技术包括以下三点：①3D TSV制造；②将芯片、晶圆减薄到50um以下；③芯片、晶圆的相互对准和键合。

3.2.5D TSV的定义和特点

与直接在芯片上打孔的3D TSV不同，2.5D TSV是指在硅基板或硅转接板上的TSV。常见的模式是在SiP基板与裸芯片之间放置一个硅转接板（通常也被称为中介层），通过硅转接板上的TSV连接转接板上方与下方表面的金属层，这种TSV被称为2.5D TSV，作为中介层的硅基板是被动元器件，TSV并没有打在芯片本身上。

这种2.5D TSV目前在先进封装中应用得比较广泛，例如，TSMC的CoWoS（Chip on Wafer on Substrate，晶圆级封装）采用的就是2.5D TSV技术。CoWoS技术把芯片安装到硅转接板上，并使用硅转接板上的高密度走线进行互连。

通过硅转接板上的重布线层，也可以协助解决不同类型芯片堆叠的I/O配位问题。

关于2.5D TSV的设计方法可参考本书第12章、第19章以及第24章内容。

图5-5所示为3D TSV和2.5D TSV示意图。

5.2.2　RDL技术

重新布线层（Re-Distribution Layer，RDL）是将原来设计的集成电路芯片引脚（Die Pad）位置，通过晶圆级金属重新布线制程和凸点（Bump）制程改变，使集成电路能适用于不同的封装形式。

根据重新分布的凸点位置不同，RDL可分为扇入型（Fan-in）和扇出型（Fan-out）两种，扇入型RDL是指RDL Bump位于芯片本体之上，扇出型RDL则是指RDL Bump位于芯片外的模型（Molding）之上，Fan-in和Fan-out型RDL示意图如图5-6所示。

晶圆级金属重新布线制程是在IC上涂布一层绝缘保护层，再以曝光显影的方式定义新的导线图案，然后利用电镀技术制作新的金属线路，以连接原来的芯片引脚和新的凸点，达到芯片引脚重新分布的目的。重新布线的金属线路以电镀铜材料为主，根据需要也可在铜线路上镀镍金或者镍钯金。

重新布线的优点：①可改变芯片引脚原有的设计，增加原有设计的附加价值；②可加大I/O的间距，提供较大的凸点面积，降低基板与元器件间的应力，增加元器件的可靠性；③将引脚以面阵列分布，支持更多的引脚数量；④代替部分IC线路设计，加速IC开发时间。

随着芯片对更多输入/输出（I/O）接口要求的提高，传统Bond Wire工艺将不能有效支持包含上千个I/O接口的芯片，采用重新布线层将I/O焊盘重新分配到凸点焊盘，并采用倒装的形式安装在PCB上。倒装芯片不仅能减小芯片面积，而且支持更多I/O，同时还能极大地减小电感，支持更高速的信号，并拥有更好的热传导性能。

在Flip Chip设计中经常使用RDL将芯片I/O焊盘重新分配到凸点焊盘，整个过程无须改变芯片原有的I/O焊盘布局。然而，传统布线能力可能不足以处理大规模的设计，因为在这些设计中重新布线层可能非常拥挤，这种情况可能需要采用多个RDL层才能完成所有布线。

关于RDL和Flip Chip的具体设计方法，请参考本书第13章内容。

5.2.3　IPD技术

集成无源元器件（Integrated Passive Device，IPD）技术是在硅基板、玻璃基板或陶瓷基板上利用晶圆代工厂的工艺，采用光刻技术蚀刻出不同的图形，形成不同的元器件，从而实现各种无源元器件（如电阻、电容、电感、Balun和滤波器等）的高密度集成。

随着半导体制造能力的提升，从亚微米进入纳米阶段，主动式电子元器件的集成度随之大幅提高，相应的搭配主动式元器件的无源元器件需求量也迅速增加，而且仍然保持增加趋势，封装需要有更多的空间来放置这些被动元器件，这必然增加整体封装的尺寸，需要一种技术来解决无源元器件日益增多的问题。

IPD出现的初衷是为了替代传统的片式无源元器件，现在IPD技术已经在高亮度LED硅集成、RF元器件、数字和混合电路中得到了广泛应用。

目前，IPD技术已经成为半导体前道和后道工序沟通的桥梁，也会成为晶圆封装和TSV应用的重要组成部分。IPD芯片本身具备更优异的电性能，同时在先进封装集成中，可以与有源芯片进行各种层叠封装，实现最短的互连，使整个系统的电性能得到提升，尺寸大幅缩小。

IPD技术具有可节省PCB空间、成本更低、IP保护以及电性能更好等特点。

图5-7所示为采用IPD前后的电路对比图。58个无源元器件用3个IPD芯片替代，不仅物料供应更为简单，需要的焊接点也更少，电路变得简单，可靠性也会提升。

5.2.4　Chiplet技术

1.什么是Chiplet

Chiplet顾名思义就是小芯片，我们可以把它想象成乐高积木的高科技版本。首先，将芯片的复杂功能进行分解，然后，开发出多种具有单一特定功能（如数据存储、计算、信号处理、数据流管理等功能）、可进行模块化组装的“小芯片”（Chiplet），并以此为基础，建立一个“小芯片”的集成系统。

简单来说，Chiplet技术就像搭积木一样，把一些预先生产好的，可实现特定功能的裸芯片通过先进的集成技术封装在一起，形成一个系统级芯片，而这些基本的裸芯片就是Chiplet。

Chiplet可以使用更可靠、更便宜的技术制造。较小的硅片本身也不太容易产生制造缺陷，此外，不同工艺生产制造的Chiplet可以通过SiP技术有机地结合在一起。Chiplet示意图如图5-8所示。

Chiplet概念现在备受关注，从美国国防部高级研究计划局（DARPA）的通用的异构集成与知识产权重用战略（Common Heterogeneous Integration and IP Reuse Strategies，CHIPS）项目到Intel（英特尔）的Foveros技术，都把Chiplet看成是未来芯片的重要基础技术。Chiplet概念最早来自DARPA的CHIPS项目。由于最先进的SoC并不总能被小批量应用所接受，为了提高系统的整体灵活性，减少产品的设计时间，CHIPS计划寻求在IP（知识产权）重用中建立一个新的范例，这就是Chiplet。

Chiplet可以说是一种新的芯片设计模式，要实现Chiplet这种新的IP重用模式，要具备的技术基础就是先进的芯片封装技术，把多个硅片封装在一个封装内。要实现Chiplet这种高灵活度、高性能、低成本的硅片重用愿景，必须采用3D集成技术等先进封装技术。

2.什么是IP

IP（Intelligent Property，知识产权）是具有知识产权核的集成电路的总称，是经过反复验证过的、具有特定功能的宏模块，可以移植到不同的半导体工艺中。到了SoC阶段，IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力的体现。对于FPGA开发软件来说，能提供的IP核越丰富，用户的设计就越方便，其市场占用率就越高。目前，IP核已经变成SoC设计的基本单元，并作为独立设计成果被交换、转让和销售。

IP核对应描述功能行为的不同可分为三类，即软核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。

（1）软核在EDA设计领域指的是综合之前的寄存器传输级（RTL）模型；在FPGA设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。软核的优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是IP核应用最广泛的形式，通常是以HDL文本的形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很大的灵活性，借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的元器件。软IP核也被称为虚拟组件（Virtual Component，VC）。

（2）固核在EDA设计领域指的是带有平面规划信息的网表；在FPGA设计中可以看作带有布局规划的软核，通常以RTL代码和对应具体工艺网表的混合形式提供。将RTL描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。与软核相比，固核的设计灵活性稍差，但在可靠性上有较大提升。目前，固核也是IP核的主流形式之一。IP固核的设计程度则是介于软核和硬核之间，除了完成软核所有的设计，还完成了门级电路综合和时序仿真等设计环节。

（3）硬核在EDA设计领域指经过验证的设计版图；在FPGA设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：一是是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；二是为了保护知识产权，不允许设计人员对其有任何改动。IP硬核的不准修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。IP硬核是基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。

从完成IP核所花费的成本来讲，硬核代价最大；从使用灵活性方面来讲，软核的可复用使用性最高，固核介于两者之间。

3.从IP到Chiplet

当IP硬核以芯片的形式提供时就变成了Chiplet。

可以这样理解：SiP中的Chiplet对应于SoC中的IP硬核。Chiplet就是一个新的IP重用模式，是硅片级别的IP重用。

设计一个SoC，以前的方法是从不同的IP供应商购买一些IP（软核、固核或硬核），结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。有了Chiplet以后，对于某些IP，就不需要自己做设计和生产了，而只需要购买别人实现好的硅片，将其在一个封装里集成起来形成一个SiP。所以Chiplet可以看作是一种硬核形式的IP，但它是以芯片的形式提供的。

以Chiplet模式集成的芯片会是一个“超级”异构系统，可以带来更多的灵活性和新的机会。

4.Chiplet的优势

Chiplet的优势包含以下几个方面。

（1）工艺选择的灵活性。

采用Chiplet模式在一个系统里可以集成多个工艺节点的芯片。这也是Chiplet支持快速开发、降低实现成本的一个重要因素。在芯片设计中，对于不同目的和类型的电路，并不是最新的工艺就总是最合适的。在目前的单硅SoC系统里，系统只能在一个工艺节点上实现。而对于很多功能来说，使用成本高、风险大的最新工艺既没有必要又非常困难。例如，一些专用加速功能和模拟设计，如果采用Chiplet，在进行系统设计的时候就有了更多的选择。对于追求性能极限的模块，如高性能CPU，可以使用最新工艺。而特殊的功能模块，如存储器、模拟接口和一些专用加速器，则可以按照需求选择性价比最高的方案。

（2）架构设计的灵活性。

由Chiplet构成的系统可以说是一个“超级”异构系统，它给传统的异构SoC增加了新的维度，至少包括空间维度和工艺选择的维度。先进的集成技术在3D空间的扩展可以极大地扩大芯片规模。同时，我们可能在架构设计中有更合理的功能/工艺的权衡。此外，在系统的架构设计上，特别是针对功能模块间的互连，有更多优化的空间。Chiplet是硅片的互连，对系统带宽、延时和功耗都会有巨大的改善。

（3）商业模式的灵活性。

Chiplet模式在传统的IP供应商和芯片供应商之外提供了一个新的选择：Chiplet芯片供应商。Chiplet提供了一个新的产品形式，增加了潜在的市场，一些硅工艺实现能力较强的晶圆厂会逐渐演变成专门生产Chiplet的供应商，这也进一步有利于SiP和先进封装技术的发展。

5.Chiplet面临的挑战

（1）集成技术的挑战。Chiplet模式的基础是先进封装技术，必须能够做到低成本和高可靠性。随着先进工艺部署的速度减缓，封装技术逐渐成为大家关注的重点，从TSMC积极转向封装并开发出InFo、CoWos等先进封装技术就可以看出这一点。

（2）质量及良品率的挑战。在目前的IP重用方法中，对IP的测试和验证已经有比较成熟的方法。但对于Chiplet来说，这还是个需要探索的问题。虽然Chiplet是经过验证的产品，但它仍然有良率的问题，而且如果SiP中的一个Chiplet硅片有问题，那么整个系统都受影响，代价很高。因此，集成到SiP中的Chiplet应尽可能保证100%无故障。

（3）测试覆盖率的挑战，即集成后的SiP如何进行测试。将多个Chiplet封装在一起后，每个Chiplet能够连接到的芯片引脚更为有限，有些Chiplet可能完全无法直接从芯片外部引脚直接访问，这也给芯片测试带来的新的挑战。

在后摩尔定律时代，IP硬核会逐渐芯片化，形成Chiplet，然后以SiP的形式封装形成系统，摩尔定律也会逐渐被功能密度定律所取代，这也是摩尔定律的一次革命。