先进封装（Advanced Packaging）又称高密度先进封装（High Density Advanced Packaging，HDAP）。什么样的封装才被称为先进封装呢？笔者根据多年的设计经验，给出先进封装的定义：采用先进的设计思路和先进的集成工艺对芯片进行封装级重构，并且能有效提高功能密度的封装，可以称之为先进封装。

在上述定义中有4个关键词：先进的设计思路、先进的集成工艺、封装级重构、提高功能密度，下面分别介绍。

① 先进的设计思路是指有别于传统封装的设计方法，并且能有效提高封装内功能密度的设计思路，如多芯片封装、芯片堆叠、芯片埋置、Chiplet等。

② 先进的集成工艺是指有别于传统的封装技术，并且同样能提升功能密度的工艺技术，如TSV、RDL、Flip Chip、IPD等。

③ 封装级重构，重构（Restruction）一词的含义是在不改变系统原有功能的基础上的重新构建，并优化系统性能，封装级重构是指将原本在芯片级别实现的功能放到封装级别进行重构，并且保持原有的性能，甚至性能有所提升。例如，Chiplet的概念就非常符合封装级重构的含义，因为有了TSV和3D集成技术，原本SoC上距离较远的功能单元可能在封装级重构时空间距离更近，性能会得到提升。

④ 功能密度是指单位体积内功能单元的数量，可直观地理解为单位体积内晶体管的数量，对于封装或者SiP来说，空间内的功能密度越大，其先进性也就越高。关于功能密度的详细定义和解释，请参考本书第1章内容。

先进的设计思路需要先进的集成工艺来支撑，先进的集成工艺也需要由先进的设计思路来指引，二者相辅相成，密不可分。封装级重构和功能密度则可以作为先进性的判定标准。

近年来，先进封装技术不断涌现，名词也层出不穷，让人有些眼花缭乱，目前可以列出的与先进封装相关的名称至少有几十个。如前面讲到的TSV、RDL、IPD、Chiplet，以及后面要介绍的WLP（Wafer Level Package）、FIWLP（Fan-in Wafer Level Package）、FOWLP（Fan-Out Wafer Level Package）、eWLB（embedded Wafer Level Ball Grid Array）、CSP（Chip Scale Package），等等。

为了便于区分，本书将先进封装分为两大类：① 基于XY平面延伸的先进封装技术，主要通过RDL进行信号的延伸和互连；② 基于Z轴延伸的先进封装技术，主要通过TSV进行信号延伸和互连。

说到先进封装，有三个厂商是绕不开的，那就是台湾积体电路制造股份有限公司（简称台积电或TSMC），英特尔（Intel）和三星（SAMSUNG）。也许大家会觉得奇怪，这几个厂商都是集成电路的著名厂商，怎么也开始研发封装了？确实如此，这也反映了先进封装的一个特点：芯片制造与封装的融合。

5.3.1　基于 XY 平面延伸的先进封装技术

基于 XY 平面延伸的先进封装技术中的 XY 平面指的是晶圆或芯片的XY平面，这类封装的特点就是不具备TSV，其信号延伸的手段或技术主要通过RDL层来实现，通常没有基板，所以其RDL依附在芯片的硅体上，或者在附加的Molding上。

因为最终的封装产品中通常没有基板，所以此类封装都比较薄，目前这类封装技术在智能手机领域得到了广泛的应用。

1.FOWLP（Fan-out Wafer Level Package）

扇出型晶圆级封装（Fan-out Wafer Level Package，FOWLP）是晶圆级封装（Wafer Level Package，WLP）技术的一种。我们需要先了解WLP技术，WLP于2000年左右问世，包括两种类型：Fan-in（扇入式）和Fan-out（扇出式），Fan-in和Fan-out的定义请参考图5-6。

在WLP技术出现之前，传统封装流程是先对晶圆（Wafer）进行切割分片（Dicing），然后再封装（Packaging）成各种形式，如图5-9所示。

WLP技术在封装过程中，大部分工艺过程都是对晶圆进行操作的，即在晶圆上进行整体封装，封装完成后再切割分片。WLP流程示意图如图5-10所示。

由于WLP是封装完成后再切割分片，所以封装后的芯片尺寸与裸芯片尺寸几乎一致，因此WLP也被称为CSP（Chip Scale Package，芯片尺寸封装）或WLCSP（Wafer Level Chip Scale Packaging，晶圆级芯片尺寸封装），此类封装符合消费类电子产品轻、小、短、薄化的市场趋势，寄生电容、电感都比较小，并具有低成本、散热性能好等优点。

最初的WLP多采用Fan-in形态，可称之为Fan-in WLP或FIWLP。FIWLP在晶圆未切割时就已经在裸片上生产RDL和Bump，最终封装元器件的二维平面尺寸与芯片本身尺寸相同，元器件完全封装后再通过划片实现元器件的单一化分离。FIWLP是一种独特的封装形式，并具有真正裸片尺寸的显著特点，通常用于引脚数量较少和尺寸较小的裸芯片。

随着芯片制造工艺的提升，芯片面积缩小，芯片面积内无法容纳足够多的引脚，因此衍生出Fan-Out形态的WLP，又称FOWLP，FOWLP可在芯片面积范围外充分利用RDL进行连接，以获取更多的引脚数量。

由于FOWLP要将RDL和Bump引出到裸芯片的外围，因此需要先进行裸芯片晶圆的划片分割，然后将独立的裸芯片重新配置到晶圆工艺中，并以此为基础，通过批量处理、金属化布线互连，形成最终封装。FOWLP封装流程示意图如图5-11所示。

FOWLP采取在芯片引脚上直接通过RDL布线的方式，无须键合线，也无须基板，具有成本相对便宜、封装尺寸比较小、比较薄等优势。但在大尺寸封装中（如超过30 mm×30 mm），蠕变疲劳和焊接缝的问题比较明显。

FOWLP可分为芯片先上（Die First）和芯片后上（Die Last）两种工艺。芯片先上工艺，简单地说就是先把芯片放上，再做RDL布线；芯片后上工艺就是先做RDL布线，测试合格的单元再把芯片放上去。

FOWLP无须使用载板材料，可节省近30%封装成本，且封装厚度也更加轻薄，有助于提升产品竞争力。

无论是采用Fan-in还是Fan-out形态，WLP和PCB的连接都采用倒装芯片形式，芯片有源面朝下对着PCB，可以实现最短的电路径，这也保证了更高的速度和更少的寄生效应。另一方面，由于采用批量封装，整个晶圆能够实现一次全部封装，成本的降低也是晶圆级封装的另一个推动力量。

eWLB是应用比较广泛的一种FOWLP封装，由英飞凌（Infineon）、恩智浦等公司推出。此外，还有其他名称的FOWLP，尽管名字有些不同，但他们的工艺基本相似。

2.InFO（Integrated Fan-out）

InFO（Integrated Fan-out，集成扇出型封装）是台积电于2017年开发出来的FOWLP先进封装技术，是在FOWLP工艺上的集成，可以理解为多个芯片Fan-Out工艺的集成，而FOWLP则偏重于Fan-Out封装工艺本身。

InFO给予了多个芯片集成的空间，可应用于射频和无线芯片的封装，处理器和基带芯片封装，图形处理器和网络芯片的封装。图5-12所示为FIWLP、FOWLP和InFO对比示意图。

iPhone的处理器早年一直由三星公司生产，但台积电却从苹果A11开始，接连独拿两代iPhone处理器订单，关键之一就在于台积电全新的封装技术InFO，能让芯片与芯片之间直接互连，减少厚度，腾出宝贵的空间给电池或其他零件使用。

苹果公司从iPhone 7就开始采用InFO封装，后续继续在用，iPhone 8、iPhone X，包括以后其他品牌的手机也会开始普遍使用这个技术。

苹果公司和台积电的加入改变了FOWLP技术的应用状况，将使市场开始逐渐接受并普遍应用FOWLP（InFO）封装技术。

3.FOPLP（Fan-out Panel Level Package）

FOPLP（Fan-out Panel Level Package，扇出型面板级封装）借鉴了FOWLP的思路和技术，采用了更大的面板，一次制程可以量产出数倍于300 mm硅晶圆芯片的封装产品。

FOPLP技术是FOWLP技术的延伸，在比300 mm晶圆更大面积的方形载板上进行Fan-out制程，因此被称为FOPLP技术，其Panel载板可以采用PCB载板，或者用于制作液晶面板的玻璃载板。

目前，FOPLP技术采用如24英寸×18英寸（610 mm×457 mm）的PCB载板，其面积大约是300 mm硅晶圆的4倍，因而可以简单地视为一次制程就可以量产出4倍于300 mm硅晶圆的先进封装产品。

与FOWLP工艺相同，FOPLP技术可以将封装前后段制程整合进行，可以将其视为一次封装制程，可大幅降低生产与材料成本等各项成本。图5-13所示为FOWLP和FOPLP载板面积。

FOPLP采用了PCB上的生产技术进行RDL的生产，目前其线宽、线间距均大于10 um，采用表面贴装（SMT）设备进行芯片和无源元器件的帖装，由于其面板面积远大于晶圆面积，所以可以一次封装更多的产品。相对FOWLP，FOPLP具有更大的成本优势。目前，全球各大封装业公司，包括三星电子、日月光集团等，均积极投入到FOPLP制程技术中。

4.EMIB（Embedded Multi-die Interconnect Bridge）

EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多芯片互连桥）先进封装技术是由英特尔提出并积极应用的，与前面描述的3种先进封装不同，EMIB属于有机板类封装，之所以放到本节介绍，是因为EMIB也没有TSV，也是基于 XY 平面延伸的先进封装技术。

EMIB的理念与基于硅中介层的2.5D封装类似，是通过硅片进行局部高密度互连的。EMIB封装与传统2.5D封装的相比，由于没有TSV，所以具有正常的封装良率、无须额外工艺以及设计简单等优点。

传统的SoC、CPU、GPU、内存控制器及I/O控制器都只能使用一种工艺制造。采用EMIB技术，对工艺要求高的CPU、GPU可以使用10 nm工艺制造，I/O单元、通信单元可以使用14 nm工艺制造，内存部分则可以使用22 nm工艺制造。采用EMIB先进封装技术可以把三种不同工艺整合到一起成为一个处理器。

与硅中介层相比，EMIB硅片面积更微小、更灵活、更经济。EMIB封装技术可以根据需要将CPU、I/O、GPU甚至FPGA、AI等芯片封装到一起，能够把10 nm、14 nm、22 nm等多种不同工艺的芯片封装在一起做成单一芯片，适应灵活的业务的需求。图5-14所示为EMIB先进封装示意图和实物剖面图。

通过EMIB先进封装技术，KBL-G平台将英特尔酷睿处理器与AMD Radeon RX Vega M GPU整合在一起，同时具备了英特尔处理器强大的计算能力与AMD GPU出色的图形处理能力，并且还有着极佳的散热性能。

5.3.2　基于 Z 轴延伸的先进封装技术

基于 Z 轴延伸的先进封装技术主要通过TSV进行信号延伸和互连，前面介绍过，TSV可分为2.5D TSV和3D TSV，通过TSV技术可以将多个芯片进行垂直堆叠并互连。

在3D TSV技术中，芯片相互靠得很近，所以延迟会更少，此外互连长度的缩短能减少相关寄生效应，使元器件以更高的频率运行，从而改善性能，并更大程度地降低成本。

TSV技术是三维封装的关键技术，许多半导体集成制造商、集成电路制造代工厂、封装代工厂、新兴技术开发商、大学与研究所以及技术联盟等研究机构都对TSV的工艺进行了多方面的研发。

需要注意的是，虽然基于Z轴延伸的先进封装技术主要通过TSV进行信号延伸和互连，但RDL同样是不可或缺的。例如，如果上下层芯片的TSV无法对齐时，就需要通过RDL进行局部互连。

1.CoWoS（Chip-on-Wafer-on-Substrate）

CoWoS（Chip-on-Wafer-on-Substrate）是台积电推出的2.5D封装技术，CoWoS是将芯片封装到硅转接板上，并使用硅转接板上的高密度布线进行互连，然后再将硅转接板安装在封装基板上。CoWoS结构示意图如图5-15所示。

CoWoS和前面介绍的InFO都来自台积电，CoWoS有硅转接板，InFO无硅转接板。CoWoS针对高端市场，连线数量和封装尺寸都比较大；InFO针对高性价比市场，封装尺寸较小，连线数量也比较少。

CoWoS工艺流程图如图5-16所示。①先将芯片通过uBump安装在Silicon Interposer Wafer上，并填入underfill保护芯片的连接结构；②将Interposer Wafer连同芯片反转安装在载板（Carrier）上；③将Interposer Wafer减薄，并制作RDL和Bump；④将Interposer Wafer从载板上转移到胶带上并切割Wafer；⑤将切割后的芯片从胶带上取下并安装在基板上。

台积电自2012年就开始采用CoWoS技术，通过该技术把多个芯片封装到一起，通过硅转接板高密度互连，达到了封装体积小、性能高、功耗低、引脚少的效果。

CoWoS技术应用很广泛，英伟达的GP100、战胜柯洁的AlphaGo背后的Google芯片TPU 2.0都采用CoWoS技术，人工智能的发展也有CoWoS的贡献。目前，CoWoS已经获得NVIDIA、AMD、Google、XilinX、华为海思等高端芯片厂商的支持。

2.HBM（High Bandwidth Memory）

HBM（High Bandwidth Memory，高带宽内存），主要针对高端显卡市场。HBM采用了3D TSV和2.5D TSV技术，通过3D TSV技术将多块内存芯片堆叠在一起，并通过2.5D TSV技术将堆叠内存芯片和GPU在载板上实现互连。图5-17所示为HBM技术示意图和实物剖面图。

HBM目前有3个版本，分别是HBM、HBM2和HBM2E，其带宽分别为128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3版本还在研发中。

AMD、NVIDIA和海力士主推的HBM标准，AMD首先在其旗舰显卡首先使用HBM标准，显存带宽可达512 GBps，NVIDIA也紧追其后，使用HBM标准实现1TBps的显存带宽。和DDR5相比，HBM性能提升超过了3倍，但功耗却降低了50%。

3.HMC（Hybrid Memory Cube）

HMC（Hybrid Memory Cube，混合存储立方体）的标准由美光公司主推，其目标市场是高端服务器市场，尤其是针对多处理器架构。HMC使用堆叠的DRAM芯片实现更大的内存带宽。另外HMC通过3D TSV集成技术把内存控制器（Memory Controller）集成到DRAM堆叠封装里。图5-18所示为HMC示意图和实物剖面图。

对比HBM和HMC可以看出，两者很相似，都是将DRAM芯片堆叠并通过3D TSV互连，下方都有逻辑控制芯片；两者的不同在于，HBM通过中介层与GPU互连，而HMC则是直接安装在基板上，中间缺少了中介层和2.5D TSV。

在HMC堆叠中，3D TSV的直径为5～6 um，数量超过2000个，DRAM芯片通常减薄到50 um，芯片之间通过20 um的MicroBump相连。

以往内存控制器都设置在处理器中，所以在高端服务器中，当需要使用大量内存模块时，内存控制器的设计非常复杂。现在将内存控制器集成到内存模块内，则内存控制器的设计就被简化了。此外，HMC使用高速串行接口（SerDes）来实现高速接口，适合于处理器和内存距离较远的情况。

4.Wide-IO（Wide Input Output）

Wide-IO（Wide Input Output，宽带输入输出）技术由三星集团推出，目前已经到了第二代，可以实现最多512 bit的内存接口位宽，内存接口操作频率最高可达1 GHz，总的内存带宽可达68 GBps，是DDR4接口带宽（34 GBps）的两倍。

Wide-IO技术通过将存储芯片堆叠在逻辑芯片上来实现，存储芯片通过3D TSV与Logic芯片及基板相连接，Wide-IO示意图和实物剖面图如图5-19所示。

Wide-IO具备TSV架构的垂直堆叠封装优势，有助于打造兼具速度、容量与功率特性的移动存储器，满足智慧型手机、平板电脑、掌上游戏机等行动装置的需求，其主要目标市场是要求低功耗的移动设备。

JEDEC指出，固有的垂直堆叠架构允许Wide-IO2在四分之一的I/O速度下，实现优于LPDDR4四倍的带宽。

5.Foveros（Active Interposer）

除了EMIB先进封装技术，英特尔还推出了有源板载技术（Foveros）。在英特尔的技术介绍中，Foveros被称作“3D Face to Face Chip Stack for Heterogeneous Integration”，即三维面对面异构集成芯片堆叠。

EMIB与Foveros的区别在于前者是2D封装技术，后者是3D堆叠封装技术，与EMIB封装方式相比，Foveros更适用于小尺寸产品或对内存带宽要求更高的产品。EMIB与Foveros在芯片性能、功能方面的差异不大，都是将不同规格、不同功能的芯片集成在一起来发挥不同的作用，但在体积、功耗等方面，Foveros 3D堆叠的优势就显现了出来。Foveros每比特传输的数据功率非常低，Foveros技术要处理的是凸块间距减小、密度增大以及芯片堆叠问题。

首款通过Foveros 3D堆叠设计的主板芯片LakeField集成了10 nm Ice Lake处理器以及22 nm核心，具备完整的PC功能，但体积只有几枚硬币大小。

虽说Foveros是更为先进的3D封装技术，但它与EMIB之间并非取代关系，英特尔在后续的制造中会将二者结合起来使用。

图5-20所示为Foveros 3D封装技术示意图和产品剖面图。

6.Co-EMIB（Foveros + EMIB）

Co-EMIB是EMIB与Foveros的结合体，EMIB主要负责横向的连接，让不同内核的芯片像拼图一样拼接起来，而Foveros则是纵向堆栈，就像盖高楼一样，每层楼都可以有完全不同的设计，比如一层为健身房，二层当写字楼，三层作公寓，等等。

将EMIB与Foveros合并起来的封装技术被称作Co-EMIB，Co-EMIB技术可以制造弹性更大的芯片，可以让芯片在堆叠的同时继续横向拼接。因此，该技术可以将多个3D Foveros芯片通过EMIB拼接在一起，以制造更大的芯片系统。图5-21所示为Co-EMIB技术示意图。

Co-EMIB封装技术能提供堪比单芯片的性能，实现这个技术的关键，就是全向互连技术（Omni-Directional Interconnect，ODI）。ODI具有两种不同形态，除了打通不同层的电梯形态连接外，也有连通不同立体结构的天桥，以及层之间的夹层，让不同的芯片组合可以有极高的弹性。ODI封装技术可以让芯片既实现水平互连，又可以实现垂直互连。

ODI进行布线和连接的引脚密度比传统的TSV更大，能进一步降低芯片的电阻和延时，拥有比TSV更高的互联带宽。ODI在裸芯片中需要的通孔数量也比传统的TSV要少得多，可以最大限度地减小裸芯片面积，容纳更多的晶体管，进一步提高性能。

Co-EMIB通过全新的3D + 2D封装方式，将芯片设计思维从过去的平面拓展到立体。因此，除了量子计算等革命性的全新计算架构，CO-EMIB可以说是维持并延续现有计算架构与生态的最佳作法。

图5-22所示为EMIB、Foveros和Co-EMIB技术示意图及产品剖面图。

7.SoIC（System on Integrated Chips）

SoIC又称TSMC-SoIC，是TSMC提出的一项新技术——集成片上系统（System on Integrated Chips），预计在2021年，台积电的SoIC技术就将进行量产。

SoIC是一种创新的多芯片堆栈技术，能对10 nm以下的制程进行晶圆级的集成。该技术最鲜明的特点是没有凸点（no-Bump）的键合结构，因此具有更高的集成密度和更佳的运行性能。

SoIC包含芯片对晶圆（Chip on Wafer，CoW）和晶圆对晶圆（Wafer on Wafer，WoW）两种技术形态，从TSMC的描述来看，SoIC就是一种WoW或CoW的直接键合技术，属于Front-End 3D技术（FE 3D），而前面提到的InFO和CoWoS则属于Back-End 3D技术（BE 3D）。TSMC和Mentor两家公司曾就SoIC技术进行合作，推出了相关的设计与验证工具。

图5-23所示为SoC集成和TSMC提出的SoIC集成。从图中可以看出，SoIC技术将一个大的SoC分割成多个小的SoC，并通过3D技术集成在一起。

SoIC与3D IC的制程有些类似，SoIC的关键就在于实现没有凸点的接合结构，并且其TSV的密度也比传统的3D IC密度更高，直接通过极微小的TSV来实现多层芯片之间的互连。3D IC与SoIC中TSV密度和Bump尺寸的比较如图5-24所示。可以看出，SoIC的TSV密度要远远高于3D IC，同时其芯片间的互连也采用no-Bump的直接键合技术，芯片间距更小，集成密度更高，因而其产品也比传统的3D IC有更高的功能密度。

TSMC的SoIC技术可以支持10 nm以下的制程，这意味着未来的芯片能在接近相同的体积里，获得比普通3D IC更好的性能，因此业界非常看好这项技术。该技术不仅可以持续维持摩尔定律，也有望进一步突破单一芯片运行效能，实际上也是功能密度定律的具体体现。

8.X-Cube（eXtended-Cube）

X-Cube（eXtended-Cube，扩展立方体）是三星推出的一项3D集成技术，可以在较小的空间中容纳更多的内存，并缩短单元之间的信号距离。

X-Cube用于需要高性能和带宽的工艺，例如5G、人工智能、可穿戴或移动设备，以及需要高计算能力的应用中。X-Cube利用TSV技术将SRAM堆叠在逻辑单元顶部，可以在更小的空间中容纳更多的存储器。

图5-25所示为三星集团的X-Cube技术展示图，从图中可以看到，不同于以往多个芯片2D平行封装，X-Cube 3D封装允许多个芯片堆叠封装，使得成品芯片结构更加紧凑。芯片之间采用了TSV技术连接，在降低功耗的同时提高了传输的速率。该技术将会应用于最前沿的5G、AI、AR、高性能计算集群（HPC）、移动芯片以及VR等领域。

X-Cube技术极大地提升了性能，因为它最大限度地缩短了存储单元之间的信号距离。为工程师提供了更大的灵活性。

X-Cube技术大幅缩短了芯片间的信号传输距离，提高了数据传输速度，降低了功耗，并且还可以按客户需求定制内存带宽及密度。目前X-Cube技术已经可以支持7 nm和5 nm工艺，三星集团将继续与全球半导体公司合作，将该技术部署在新一代高性能芯片中。

5.3.3　先进封装技术总结

前面讲述了12种当今最主流的先进封装技术。表5-5是对这些主流先进封装技术横向比较。从对比中可以看出，先进封装的出现和快速发展都是在近10年间，其集成技术主要包括2D、2.5D、3D、3D+2D、3D+2.5D几种类型，功能密度也有低、中、高、极高几种，应用领域包括5G、AI、可穿戴设备、移动设备、高性能服务器、高性能计算机、高性能显卡等领域，主要应用厂商包括TSMC、Intel、SAMSUNG等著名芯片厂商，这也反映出先进封装和芯片制造融合的趋势。

总结一下，先进封装的目的就是：提升功能密度、缩短互连长度、提升系统性能、降低整体功耗。

5.3.4　先进封装的四要素：RDL、TSV、Bump和Wafer

我们发现，几乎所有的先进封装都离不开RDL、TSV、Bump和Wafer这四个要素，因此，我们将其称之为先进封装的四要素。

图5-26显示的是先进封装四要素的关系：RDL主要负责信号在 XY 平面的延伸，TSV主要负责信号在Z轴的延伸，Bump主要负责信号在芯片界面的连接，Wafer则作为集成电路的载体，以及RDL和TSV的介质和载体。

表5-6列出了先进封装四要素的特点，其中TSV主要应用在2.5D和3D先进封装中，而其他三者在2D、2.5D、3D先进封装中都普遍应用；RDL和TSV随着技术的发展，尺寸会越来越小，密度会越来越大；Bump也会变得越来越小；Wafer则会变得越来越大，从以前的6英寸到8英寸，再到现在的12英寸，甚至将来要应用的18英寸。

从表5-6中还可以看出，RDL、TSV和Wafer将会和硅基芯片一同长期存在，而Bump则会越变越小。

图5-27给出了Bump的发展趋势，100 um→50 um→30 um→20 um→10 um→5 um，对于硅-硅界面，Bump最终将趋于消失，在芯片界面上下芯片的TSV延伸部分将会直接键合，但是对于硅材料和封装基板的界面，Bump依然起着分散应力等重要作用而继续存在，因此先进封装的四要素将会和硅基芯片一同存在。

在TSMC的前端3D集成技术SoIC技术中，硅-硅界面的连接已经不再通过Bump，不过在芯片制程后端的先进封装中，Bump还会继续存在，先进封装的四要素也会长期存在。